Проведение функционального контроля программируемых логических интегральных схем

А. А. Огурцов

Аннотация


Описываются подходы к проведению функционального контроля программируемых логических интегральных схем (ПЛИС). Рассматривается существующее оборудование, позволяющее проводить функциональный контроль ПЛИС. Приводится таблица сравнения основных параметров представленной на рынке аппаратуры. Даны основные параметры аппаратуры, позволяющие упростить процесс проведения функционального контроля ПЛИС. По итогам анализа приводятся основные достоинства и недостатки использования данной аппаратуры. Описываются основные методы проведения функционального контроля ПЛИС. При разработке алгоритмов вся внутренняя структура ПЛИС разделяется на две отдельные функционально независимые части. Первая часть – это внутренняя программируемая логика, а вторая – встроенные в ПЛИС функциональные блоки. Приводятся примеры алгоритмов, разработанных на основе описанных методов, и конфигурационные прошивки, созданные при помощи этих алгоритмов. Разработанные алгоритмы осуществляют функциональный контроль внутренней логики, а также встроенных в ПЛИС функциональных блоков. При создании алгоритмов функционального контроля внутренней логики использован метод повторяющихся тестовых множеств. Для контроля встроенных в ПЛИС функциональных блоков используется метод создания схем самодиагностики.


Ключ. слова


ПЛИС; тестирование; автоматизированное тестовое оборудование; конфигурируемые логические блоки; алгоритмы функционального контроля ПЛИС; испытания; аппаратура для функционального контроля

Полный текст:

PDF

Список литературы

1. Краснов М.И., Огурцов А.А. Аппаратура для функционального контроля ПЛИС // Контроль. Диагностика. 2013. № 9 (12). C. 49-54.

2. Toutounchi S., Lai A. FPGA test and coverage // IEEE International Test Conference (TC). 2002. V. 67. P. 599-607. DOI: 10.1109/TEST.2002.1041811

3. Dutton B.F., Stroud C.E. Built-in self-test of configurable logic blocks in Virtex-5 FPGAs // 41st Southeastern Symposium on System Theory. 2009. P. 230-234. DOI: 10.1109/ssst.2009.4806778

4. Zhang Z., Zhiping Wen Z., Chen L., Zhou T., Zhang F. BIST approach for testing configurable logic and memory resources in FPGAs // IEEE Asia-Pacific Conference on Circuits and Systems, Proceedings, APCCAS. 2008. Р. 1767-1770. DOI: 10.1109/apccas.2008.4746383

5. Huang W.K., Meyer F.J., Lombardi F. Multiple fault detection in logic resources of FPGAs // IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems. 1997. P. 186-194. DOI: 10.1109/dftvs.1997.628324

6. Bareisa E., Jusas V., Motiej K., Seinauskas R. Black box fault models // Information Technology and Control. 2006. V. 35. Р. 177-186.

7. Rearick J., Eklow B., Posse K., Crouch A., Bennetts B. IJTAG (Internal JTAG): A Step Toward a DFT Standard // IEEE International Conference on Test. 2005. DOI: 10.1109/test.2005.1584044

8. IEEE Std. 1149.6-2003. IEEE Standard for Boundary-Scan Testing of Advanced Digital Networks. New York: Institute of Electrical and Electronics Engineers, 2003.

9. IEEE Std. 1500-2005. IEEE Standard Testability Method for Embedded Core-Based Integrated Circuits. New York: Institute of Electrical and Electronics Engineers, 2005.


DOI: http://dx.doi.org/10.18287/2541-7533-2017-16-4-137-146

Ссылки

  • Ссылки не определены.


 

Creative Commons License
Контент доступен под лицензией Creative Commons Attribution 4.0 International License.

 

ISSN: 2541-7533